本书全面介绍使用Verilog进行RTL设计的ASIC设计流程和综合方法。
本书共20章，内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析，可以帮助读者更好地理解和掌握所学的知识。

2009年4月获得西北工业大学信号与信息处理专业硕士学位西安微电子技术研究所（中国航天科技集团公司第九研究院771所）微电子学与固体电子学、计算机科学与技术曾发表《一种面向多核DSP芯片的低功耗验证方法》、《一种RS(24,20)码编译码器设计》、《超声调制声频定向传播性能研究》、《基于层次化事件队列的赋值操作应用》等多篇文章，拥有《一种用于低功耗设计的可重用仿真验证方法》、《一种用于低功耗设计的可重用仿真验证方法》等多项专利